目前D类放大器大多是使用模拟脉宽调制，实际上可以在数字域直接对数字音频信号进行脉宽调制。但为了达到理想的音频重放效果，提高信噪比，在数字域直接进行PWM需要至少数GHz的计数频率，难以实现。目前可行的方法是先提高音频信号采样率，再采用Σ-Δ调制技术进行噪声整形，最后采用较低频的PWM实现理想的数字音频重放效果。 本文介绍了一个基于Σ-Δ调制的数字音频放大器的数字部分的原理、设计细节以及在FPGA上的验证过程。全部设计使用可综合的Verilog硬件描述语言完成，便于制成芯片。整个设计中，插值滤波部分，采用了三级半带FIR插值滤波器（分别为38阶、10阶和8阶）、一级3阶4倍CIC插值器，共完成32倍插值；预失真部分，采用基于线性插值的算法；Σ-Δ调制器采用5阶4位的CIFB结构。预计实现优于96dB的信噪比。另外，放大器使用S-PDIF接口和I2S接口作音频信号输入，使用I2C接口作控制输入。设计前期，用Mathematica进行了对理论的数学分析，用Matlab和Simulink进行模型学习和仿真，得到合适的整体架构及具体的模型参数。然后编写Verilog代码，使用ModelSim进行仿真验证代码逻辑的正确性。最后采用Quartus软件设计验证实例，并最终在Altera公司的EP2S60F1020C3 FPGA上验证通过。整个设计达到了预期的性能要求，仿真结果表明信噪比达到了约96.7dB，实际听音效果很优秀。