【摘 要】
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提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以
【机 构】
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合肥工业大学理学院,英图微电子有限公司,
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提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.
A digital phase-locked loop with fractional-frequency PLL as a digital-controlled oscillator is proposed.The design has the advantages of high output frequency, small jitter, etc. The design is realized in the UMC0.13μm CMOS process with a layout area of 0.2 mm2, the maximum output frequency can reach above 1GHz, the measured output clock jitter RMS value is 32.36ps.
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