随着现代通信理论和超大规模集成电路工艺的进一步发展,具有优异纠错性能的LDPC码已经在工业界得到了广泛的应用。而作为二进制ⅠLDPC码的扩展,在中短码长具有更好纠错性能的非二进制LDPC码也得到了广泛的研究。本文主要研究了基于扩展的最小和(EMS)算法的高存储效率的非二进制ⅠLDPC解码器设计和基于符号置信度(SRB)的低复杂度的非二进制LDPC码的高效解码算法及相应的解码器架构研究。本文给出了适用于准循环非二进制LDPC (QC-NBLDPC)码的分层EMS解码算法。该方案基于传统EMS解码算法。仿真结果表明,该算法可以降低30%的解码平均迭代次数,从而有利于解码吞吐率的提升。为了降低存储器开销,本文提出了一种新型的存储器访问方式和新的消息量化方法。这种设计方案可以有效降低存储器需求,同时其纠错能力的衰减也并不明显。本文提出了适用于QC-NBLDPC码的解码器架构,分析结果表明,该设计具有较高的存储器效率。与同类设计相比,存储器效率分别可以提高11%和46%。在中等和短码长的情况下,非二进制LDPC码的纠错性能明显优于对应码长和码率的二进制ⅠLDPC码。但是与此伴随的是其解码复杂度的大大提升,也由于此目前非二进制LDPC码还没有得到广泛的应用。本文基于串行的基于符号置信(SRB, symbol reliability based)的解码算法,提出了一种部分并行解码算法。与已有的软解码算法相比,这种解码算法可以有大大降低解码器的硬件开销,同时其纠错性能的衰减也在可以接受范围内。本文也提出了相应的解码架构。