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随着移动互联网的高速发展，大型游戏、3D地图导航等应用对嵌入式处理器性能提出了更高的要求，嵌入式处理器主频是表征性能的重要指标。本文提出的回路预优化时钟偏差规划算法对传统时钟偏差规划算法提出改进，有效提高了嵌入式处理器的主频。 作为一种被广泛研究的主频优化方法，时钟偏差规划(CSS，ClockSkewScheduling)是提高主频的常用方法。传统CSS算法的优化效果受限于两个瓶颈:一、EDA布局算法优化单条路径延时，无法直接优化回路平均延时，而CSS的优化效果取决于回路平均延时，因此EDA布局+CSS算法无法获得最优结果;二、传统时钟偏差规划算法大幅增加了全局时钟偏差，恶化了片上偏差、串扰和保持时间违规，在先进工艺下降低了CSS算法的实际优化效果。本文针对上述瓶颈提出了回路预优化时钟偏差规划算法，主要内容如下: 1.潜力预估时钟偏差规划算法。本算法对传统CSS算法提出改进，降低了时钟偏差规划后的全局时钟偏差，进而降低片上偏差、串扰等对主频优化效果的影响。本算法在传统CSS算法基础上增加了路径优化潜力估计，包括如下三步骤:建立潜力预估函数、关键路径重排布和回路分解算法。潜力预估函数提供关键路径物理信息和优化潜力间的保守对应关系;关键路径重排布保证被预估潜力的物理可实现性;回路分解算法通过预估优化潜力分解伪关键回路。在ISCAS89测试电路和部分商用IP上的实验结果证明，相比传统CSS算法，本文算法引入的全局时钟偏差降低约40％～50％，在65nm工艺下主频提高2～4％。 2.回路裕量优化布局算法。本算法降低电路中关键回路的平均延时(MaxMean-delayofCycles，MMC)，为提高CSS算法优化效果奠定基础。算法包括待优化关键路径搜索和关键路径优化布局两部分。前者借鉴Extensive-Balance-MMC算法，提取潜在关键回路路径作为待优化关键路径;后者采用结构式布局实现物理优化，降低关键路径线上延时，从而优化关键回路的平均裕量。本算法在ISCAS89测试电路中降低MMC0～5.2％，在ARM1136JF-S和UNITY-2上分别降低MMC15.73％和11.38％。实验结果证明，本算法对大规模电路具有更好的优化效果。 3.SRAM相关关键路径延时优化技术。本技术针对时序受SRAM限制的电路，降低SRAM相关关键路径的延时，进而降低关键回路的平均延时，提高CSS算法的优化效果。本技术包括高性能SRAM设计和SRAM相关路径结构式布局。前者通过优化译码电路和位单元优化了SRAM的性能，后者通过结构式布局优化SRAM相关路径线上延时。实验结果证明，在回路裕量优化布局算法的基础上，将本优化技术应用于ARM1136JF-S和UNITY-2，可分别降低回路平均延时21.35％和16.17％。 本文在TSMC65nmLP工艺平台上优化实现了ARM1136JF-S和UNITY-2两款嵌入式处理器。静态时序分析结果表明:采用了回路预优化时钟偏差规划算法，ARM1136JF-S的WorstCase签核频率从498MHz提高到709MHz，UNITY-2的WorstCase签核频率从546MHz提高到705MHz，增幅分别达到42.4％和29.1％。流片测试结果进一步证明了上述优化效果的可实现性。