随着集成电路工艺特征尺寸的缩小，系统芯片复杂度及工作频率的提高，传统的可测性设计方案已不能满足量产测试需求，这在检测与时序相关的故障时显得尤为突出。全速测试是指芯片在实际工作频率下进行测试，是检测时延故障的有效手段。通过将全速测试与传统的测试方法相结合来完成整个系统芯片的可测试设计可以有效的降低芯片测试成本，同时保证测试质量。　　通过对全速时延测试方法的研究，论文从全速测试高频时钟的提供和全速测试方法两方面进行电路设计。本文首先设计一种片上时钟控制器来配置不同测试模式所需的时钟，利用片上时钟来提供全速测试捕获阶段的高频时钟，避免对外部昂贵测试设备的需求，从而大大降低测试成本;同时，该电路可以提供一种可编程的捕获时钟脉冲，既可以产生多个连续脉冲，也可以产生不连续的脉冲，满足了多周期捕获和多周期路径的测试需求。然后，设计一种增强型扫描流水线电路来实现混合LOES-LOCATPG方法，电路中流水线使能信号由扫描链中的寄存器控制，根据测试图形中该寄存器的的值来灵活选择LOC（Launch-on-capture）或LOES(Launch-on-extra-shift)的ATPG方法，利用该电路可以在单次ATPG运行中实现混合LOES-LOC的测试图形生成，从而提高芯片的测试覆盖率，且不需要额外的引脚开销。　　本文选择SEP0611芯片平台进行设计方案验证，该芯片基于TSMC65nm工艺，最高工作频率600MHz。实验数据表明:同Synopsys工具自动插入的片上时钟控制器电路相比，在获得相同测试覆盖率下，用本文的电路结构生成的测试图形数量减少约10％;通过使用增强型扫描流水线结构，相对于LOC方法，混合LOES-LOC方法在测试覆盖率上可以提高4.9％。