锁相环(Phase Lock Loop)电路是当今微处理器(MCU)中不可缺少的模块。集成电路的发展趋势是片上系统(SOC)，锁相环是SOC中一个重要的IP核。然而，锁相环的设计仍然是集成电路设计的难点之一，特别是时钟倍频应用领域，为不同的系统设计不同的锁相环已经成为制约降低设计成本的其中一个因素。本课题就是从这个角度出发，设计一个可编程倍频的锁相环，实现倍频的可编程，提高锁相环的通用性、降低设计周期与设计成本。 本课题设计的锁相环采用中芯国际集成电路制造有限公司(SMIC)的0.35μm、3.3V工艺进行设计。设计过程采用自顶向下的模拟电路设计方法，分模块对电路进行设计。可编程分频器采用带复位控制端的D触发器与二选一选择器结构，能够实现从1到8的分频功能。鉴相鉴频器采用具有记忆功能的电路结构，并增加延迟电路，能够有效避免死区的出现。电荷泵电路采用PTAT结构电流源以减小高温时电路增益的下降。环路滤波器采用二阶低通滤波结构，能较好地兼顾锁相环对抖动与相位裕度的要求。压控振荡器采用PMOS管作为控制电压输入管的新颖结构，利用PMOS管低电平导通的特性，有效解决了电荷泵输出电压较低的问题：振荡单元采用5级反相器的环形结构，既能很好的达到锁相环对振荡频率的要求，又能简讹整体电路结构，节省芯片面积。 电路仿真采用业界流行的HSPICE仿真工具进行功能验证，验证结果表明，本文设计的可编程倍频锁相环达到设计要求。 电路版图采用全定制设计方法。运用对称性设计、数字电路模块与模拟电路模块分开放置，并引入隔离环等措施，有效减小电路噪声、串扰与失调等非理想特性。 总而言之，本课题研究的可编程倍频锁相环从设计流程、电路设计与版图设计等各个环节入手，阐述了锁相环的设计技术，可以作为实际工程设计的有益参考。