锁相环频率综合器在射频收发机,数字系统以及数据恢复电路均有非常广泛的应用。随着通信协议的增加,单块芯片中往往需要放置多个频综。锁相环中除了振荡器及分频器前级分频电路,其他模块可移植性都很高,设计一款高性能、低功耗、面积小的频率综合器,对于提升整体芯片性能,优化芯片版图,减小芯片成本意义非常重大。本文在简要介绍锁相环工作原理及模块框图的基础上,详细描述了压控振荡器、鉴频鉴相器以及电荷泵电路的设计过程及优化方法,并讨论了频率综合器结构方面的改进方式。　　为了满足压控振荡器全温锁定指标要求,本文讨论了调谐增益线性化方式、电流模逻辑缓冲器及其负载随温度变化而变化的情况,阐述了自动寻线数字逻辑的改进方法;接着介绍了考虑电感收口及悬臂感值后的版图提取及频率仿真预测步骤。　　电荷泵输出噪声贡献源数量众多,为了实现优化其噪声性能的目的,本文对其噪声传递机制进行讨论,在此基础上介绍了改善跟随运放结构、减小鉴频鉴相器复位信号延迟、优化参考信号与分频信号通路上的器件尺寸、调整级联分频器后几级分频单元尺寸等噪声优化方法。　　振荡器使用TSMC0.18um工艺,供电电压1.8V;流片测试结果表明振荡器频率预测方法基本准确,其各项性能均达到指标要求。鉴频鉴相器与电荷泵使用TSMC65nm工艺,供电电压1.3V;后仿真结果显示电路优化效果明显。　　本文最后提出了一种频率综合器中电荷泵、滤波器以及振荡器等模块的架构改进方法,相对于传统结构,可以实现噪声、杂散抑制、面积、设计复杂度等方面性能的改善,电路抗版图失配,工艺、电压、温度变化以及共模信号干扰的能力也显著增强。