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随着集成电路制造工艺的发展、设计工具自动化程度与设计技术的提高，单个芯片上能够集成的电路功能也变得越来越复杂。集成电路由专用集成电路ASIC（Application SpecificIntegrated Circuit）向片上系统SoC（System on Chip）方向发展的形势日趋明显。包含处理器在内的系统级芯片集成技术，可以较好降低系统整体的功耗、面积，提高芯片运行速度，提升芯片性能。目前，基于IP（Intellectual Property，知识产权）核的片上系统设计，是超大规模集成电路设计的核心领域。RFID（Radio Frequency Identification，射频识别）阅读器是射频识别产品的重要组成部分。相比其他频段，超高频段的RFID具有以下几个明显的优势：识别距离较远、传输速度高、操作快捷、可实现多目标识别、移动目标识别等。目前，大部分射频识别设备尤其是手持式设备均工作在超高频段。随着超高频RFID设备的大范围使用和技术改进，阅读器的单芯片解决方案已经成为行业发展趋势。数字基带信号处理是阅读器芯片设计的组成部分，将这部分功能采用片上系统的设计方法实现，是完成单芯片阅读器的重要基础。本课题依据ISO18000-6C协议要求，完成RFID阅读器数字基带信号处理的片上系统设计。应用了开源资源网站Opencores.org维护和提供的OpenRisc OR1200处理器内核以及一系列IP核，系统的总线采用OpenRisc所支持的开源片上总线Wishbone，自行设计完成协议处理单元IP核，实现功能包括基带信号PIE编码、FM0解码与CRC-5/CRC-16校验，完成数据的发送与接收，并根据Wishbone总线协议配置相应的设备接口，从而实现基带信号处理IP核设计。片上RAM、PLL等由Quartus II提供的工具生成。硬件采用自上而下的设计方法，完成各个IP核的分析设计和功能仿真，再将各个IP核互联实现硬件设计。搭建系统软件开发所需的GNU工具链环境，编码设计完成硬件系统的启动与应用程序。最终实现阅读器的基带处理SoC系统软硬件设计。系统的验证工作通过Modelsim仿真软件和FPGA开发板实现。