随着芯片特征尺寸的不断缩小以及三维集成电路(3D-IC)技术的出现,芯片的单位面积内可集成越来越多的晶体管,因此带来的电阻性电压降(IR-drop)问题愈发严重。目前,片上电源分配网络(PDN)的节点已增长到上千万的地步,IR-drop噪声的仿真与计算需要耗费大量时间。过大的IR-drop会造成芯片内部延时增大、时钟抖动,甚至会造成芯片的逻辑错误,影响芯片的功能。三维电源分配网络(3D-PDN)是位于三维芯片内部,用于向芯片上晶体管提供稳定电压的供电网络,其也是三维芯片中IR-drop产生的根源。因此,如何快速计算并减小3D-PDN中的IR-drop,已经成为3D-IC设计中的一个重要目标。本文建立了3D-PDN的等效模型,该模型由多层片上PDN、网络层之间的TSV以及微焊球组成。采用分步建模的方式,分别建立了TSV、微焊球以及片上PDN的等效模型,并采用公式计算或软件仿真的方式提取了相应的寄生参数,最后依据实际电路结构进行互连。相较于传统模型,该模型额外考虑了片上PDN的寄生电容,并对电源线进行分段建模。验证结果表明,在频率为0.1GHz-15GHz的范围内,本文模型与参考模型的自阻抗曲线基本吻合,具有较高的精确度。基于以上模型,本文采用仿真的方式,从多方面分析了影响IR-drop的主要因素。首先从TSV的角度,分析了TSV的尺寸、分布密度以及位置对IR-drop造成的影响;再者,从片上PDN的角度,分别就芯片层数、片上PDN规模、电源线尺寸以及网格大小这四个方面,分析其与IR-drop之间的关系,为下文IR-drop的计算与分析打下基础。基于以上模型与仿真,本文提出了TSV均匀/边缘分布条件下,IR-drop的计算公式以及基于TSV数目的快速求解算法。3D-PDN的总电压降由水平电压降和垂直电压降组成。其中,水平电压降可通过在圆坐标系下,积分求解而得。垂直电压降则根据垂直方向的电流流向以及相关组件的电阻值计算而得。经过验证,IR-drop公式计算值与软件仿真值的误差不超过5.24%,并且所需的计算时间极短。基于以上公式,本文提出了在允许的噪声容限内,3D-PDN所需最少TSV数目的快速求解算法。该算法引用了改进型牛顿法,能在较少的迭代次数内,计算所需TSV的数目,可用于芯片初期的设计与规划。