随着数字信号处理技术的不断发展,对数字信号处理器(DSP)的性能要求也越来越高。由于DSP的更高性能不能从传统结构中得到解决,因此提出了各种提高性能的策略。最好的方法是提高操作并行性,这可以由两个途径实现：增加每条指令执行的操作数量：增加每个指令周期中执行的指令数量。这两种并行要求产生了多种数字信号处理器的新结构,其中一种就是增强型结构的数字信号处理器。 本文的研究目的是在传统型DSP核的基础上设计增强型的16位定点DSP核,然后对增强型DSP核进行研究。通过分析数字信号处理器的发展趋势,本文提出增加一个并行的硬件乘法器与一个3输入加法器从而实现单周期双乘累加(MAC)操作,并通过扩展指令集与总线位宽来配合硬件单元的增加。在以上的扩展前提下,本文对各个功能模块、指令集、寻址方式进行设计,最后形成一个完整的增强型DSP核。在完成了增强型DSP核的寄存器传输级(RTL)设计后,对该内核进行指令集仿真以确保该内核功能的正确性,并通过程序实例进行性能分析。指令仿真的结果表明DSP核能够正常运行各条指令：程序实例仿真的结果表明增强型设计大大提高了DSP核的性能。在相同频率的情况下,增强型DSP核实现三角函数、有限冲击响应滤波器、自相关函数等程序实例的速度,比原DSP核提升了大约100％,所需取的数据量的减少表明功耗也得到相应的节省。通过Design Compiler进行综合,结果表明增强型设计的面积增加了大约60％。