近年来随着物联网和3G网络的发展，RFID由于其本身所具备的非接触、方便、快捷、信息容量大等优势，在物流、零售、身份识别等各种领域得到了广泛的应用，且逐步向高灵敏度、低功耗、小型化的方向发展。而UHF RFID系统则更适合于长距离功率的传输，因此在很多场合具有不可替代性的作用。UHF RFID系统一般由天线、标签和阅读器构成。　　阅读器作为UHF RFID系统的重要组成部分更是深入到日常生活的方方面面。阅读器是一个同时收发的系统，接收信号和发射信号是同时进行的，发射机的载波信号很容易泄漏到接收机，从而影响接收机对有用信号的探测。因此为达到比较高的灵敏度，需要载波具有很好的噪声表现，这就对锁相环提出了很高的相位噪声的要求，这也是UHF RFID阅读器的一个设计难点，一般情况下要求满足-102dBc/Hz@100kHz。　　本文围绕如何提高锁相环的相位噪声展开了研究，并提出了一种新的方案解决了环路的线性问题，提高了锁相环的相位噪声，并在流片后进行了测试验证。　　鉴于相位噪声对于锁相环的重要意义，本文分析了其中小数分频锁相环的相位噪声和非线性的关系。对于小数分频，SDM的量化噪声一般情况下是分布在带外，但是如果环路中的线性不好，会将带外的噪声耦合到带内，对带内噪声产生很大的影响。因此为获得比较好的相噪表现，对环路的线性度提出了很高的要求，提高环路线性度也成为提高环路性能的重要途径。　　而其中鉴频鉴相器和电荷泵是非线性的主要来源，因此为提高环路的相噪表现，本文提出了一种鉴频鉴相器和电荷泵的线性度优化方案。在PFD输出的上路加入了一个延迟单元，使上路的脉冲宽度固定，这样电荷泵输出电量只和下路的脉冲宽度相关，这样就很好的避免了电荷泵上下支路不匹配而带来的非线性。　　在该方案的基础上设计了一个RFID阅读器中的锁相环，锁相环采用了小数分频的架构，分频器高频采用了TSPC的结构，低频部分采用了带反馈信号的可变分频比分频器，并用SDM优化了小数分频的量化噪声，采用负阻LC的VCO结构降低系统的整体功耗，同时加入了快速AFC加快整个环路的锁定。最后采用GSMC0.18um CMOS工艺进行流片，测试结果表明该结构优化了PLL的线性并降低了其相位噪声。