通信系统和数字系统中，都需要高频信号作为载波或参考时钟。在产生高频信号的频率综合技术中，电荷泵锁相环型频率综合器由于其优异的性能而广泛的应用于各种通信芯片和数字芯片中。然而随着技术的进步，对频率综合器的设计提出越来越多的要求。高频、低噪声、低功耗等成为当今频率综合器发展的主要方向，因此频率综合器的设计也越来越具有挑战性。　　本文采用TSMC130nm CMOS工艺设计了一款UHF频段的小数分频频率综合器。主要介绍了频率综合器的环路线性模型，参数设计，并针对环路中主要模块的设计作了详细说明。其中，电感电容式压控振荡器的调谐电感置于片外以减小芯片面积并实现宽的输出频率范围，采用5位二进制电容阵列以减小压控振荡器的增益。电荷泵采用源端开关单端输出的结构，使用反馈的方法提高了充放电电流的匹配度，使用补偿电流的方式优化了频率综合器的线性度与带内相位噪声。另外对电荷泵作适当改进，确保了环路的稳定。分频器中，使用2/3分频器级联成的多模分频器结合数字分频器实现了16～255的分频比，并采用Sigma-Delta调制器帮助实现了小数分频。　　本设计使用Cadence公司EDA工具完成设计仿真和版图设计。芯片整体面积为1.35mm*1.35mm，核心面积为0.75mm*0.6mm。流片测试结果表明，中心频率为1.12GHz时，在1kHz和1MHz频偏处的相位噪声分别为-92.3dBc/Hz和-120.9dBc/Hz。通过调节电荷泵补偿电流，带内相位噪声可优化3dB以上，参考杂散小于-60dBc，输出幅度为-13dBm时的功耗为19.2mW。输出最高频率未能达到指标，在文中对此做出了分析。