集成电路设计和工艺技术的飞速发展,以及应用市场不断增长的需求,对高性能电路特别是高速、低功耗芯片的设计提出了更高的要求.而芯片中全局互连线网的布线研究,包括时钟分布电路的设计和源/地网络的优化研究,是高性能GHz芯片设计中最有挑战性最重要的部分之一.如何设计满足超深亚微米、超高速(数GHZ)、超长线长(数厘米)、低功耗、特大规模GHZ时钟网络,以及在实现芯片正常运算功能的情况下最大程度地优化源/地网络,都已成为目前国际微电子领域的研究热点.在特大规模GHz芯片中,时钟信号接收端点有成百上千,时钟信号的传输距离为数厘米,从源到接收端时钟信号的传输延迟将超过系统的时钟周期,时钟信号的偏差已经比系统的延时更加重要.如何在给定的时钟偏差范围内,将GHz时钟信号准确地从时钟源没有偏差的、完整的传输到每一个时钟接收端点,并且尽可能的减少插入的缓冲器数目,这是学术界和工业界所迫切需要研究的课题.作者作为主要成员之一开发了一套面向IP的GHz零时滞时钟树物理综合软件原型ClockStar,用来在单层平面上实现时钟分布电路的构造.该软件采用流水线技术解决较长连线传送信号完整性的问题,并在基于理想缓冲器模型和有损传输线模型的快速全波形模拟器基础上,对模拟器模型进行了改进和探索.在具体实现过程中,作者主导开发了该软件的系统框架及主要I/O接口,并完成了模拟器和布线器的软件模块的设计和集成工作.另一方面,随着时钟频率的增加和芯片尺寸的缩小,芯片源/地网络的设计变得越来越重要.当电流在源/地网络中流动的时候,各种寄生效应,比如电迁移,过大的电压降,以及Ldi/dt噪声等都会对其产生影响,导致电路的误操作.同时源/地网络所占用的面积过大也影响到了芯片的尺寸和电路的功耗.如何尽可能优化源/地网络的面积,并实现芯片的正常运算功能,是当前电路设计领域所面对的重要课题之一.作者从生物界的进化过程得到启示,将物种进化中的遗传算法进行了改进,应用到源/地网络的优化设计之中,从而有效的实现了整个系统的最优设计,并解决了优化过程中非线性和线性转化运算中的失真问题.实验数据表明,对于大规模源/地网络的静态优化来说,遗传算法可以实现全局最优.