本文以智能卡的加解密为应用背景，提出了AES加密算法的加密协处理器的设计方案。 首先，介绍了课题的研究意义，并详细介绍了目前非接触式智能IC卡系统组成、工作方式、安全技术的研究状况。 在基于密码算法技术的智能卡信息安全方面，选择了高级加密标准（AES）作为非接触式智能卡的加密算法。给出了AES加密算法的详细的加密、解密原理和过程，并分析了算法的各种硬件实现结构的特点。针对智能卡中信息加密应用的特殊性，以降低面积和功耗作为设计的最主要目标，选择了内部流水线结构作为智能卡AES加密协处理器的结构，并对整个协处理器的硬件结构进行了改进，同时引入CSE优化算法来降低硬件资源的消耗。AES算法过程中，密钥扩展采用了同步扩展的方法产生轮密钥，即在进行每一轮运算的同时产生下一轮轮密钥，使得轮运算和密钥扩展变换同步进行，并且密钥扩展模块又与字节替换模块共享使用SBOX模块，这样就大大的节省了硬件资源。在上面的设计基础上，将加密和解密进行了有效整合，进一步节省了硬件资源。本文中设计的结构突出特点就是最大程度上实现了资源共享，减小了硬件面积。 在协处理器的结构设计基础上，按照自顶向下（Top-Down）的设计方法，自底向上（Bottom-Up）的验证方法，采用可综合的VerilogHDL代码，对设计的逻辑电路进行RTL描述。设计的RTL代码首先使用Synopsys VCS进行了仿真，验证了设计的功能正确性；然后将设计的RTL代码读入Synopsys Design Compiler，加入约束条件，进行了优化综合，并使用Primetime对设计进行了STA（静态时序分析）。该设计综合时使用的是Artisan UMC Sage-X 0.18um标准单元库，加解密最高工作频率100MHz，面积约0.4×0.4mm2，等效门数16K，综合后功耗约为：280mW。设计结果表明，该设计满足各项要求，满足非接触式智能卡对数据的加解密要求。