工作于空间辐射环境中的半导体器件因有源区受到高能粒子轰击而产生的单粒子效应是影响航天器件可靠性的重要因素。随着数字集成电路技术的发展,芯片的特征尺寸减小至20 nm以下时,传统的平面金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor,MOSEFT）由于短沟道效应的影响而不再适用,而鳍式场效应晶体管（Fin Field-Effect Transistor,Fin FET）由于良好的表现成为主流。同时,Fin FET器件栅控能力、器件结构和版图布局与传统平面器件存在差别,需要重新认识其单粒子闩锁与单粒子翻转敏感性规律。本文通过有限元计算机辅助工艺设计（Technology CAD,TCAD）仿真,基于重离子在硅中能量沉积分布的Geant4仿真结果,研究了Fin FET器件的单粒子闩锁（Single-Event Latch-up,SEL）与翻转（Single-Event Upset,SEU）效应,主要研究结果如下:首先,分析了Fin FET器件外围电路较平面器件对SEL更敏感的原因,并提出了新的SEL防护方法。Fin FET器件与平面器件在结构上（阱宽度、MOSFET间距与浅沟槽隔离深度）有明显区别,利用TCAD仿真软件研究了这些结构变化与SEL敏感性之间的关系。从寄生电阻的角度,解释了寄生可控硅（Silicon Controlled Rectifier,SCR）的维持电压、触发电荷与电流增益随Fin FET结构变化的原因。此外,由于Fin FET电路中闩锁回路中横向寄生电阻与纵向寄生电阻的比值相对于平面器件发生变化,我们发现传统的减小保护环间距与外延沉底掺杂技术对SEL的防护能力将减弱。基于寄生电阻对SEL敏感性的影响研究,提出两种通过降低纵向寄生电阻来防护SEL的方法。借助TCAD仿真,验证了该方法的有效性。然后,研究了Fin FET器件阱边界与晶体管间距对静态随机存取存储器（Static Random-Access Memory,SRAM）单元SEU截面的影响。半导体器件的发展导致其版图集成度不断提高:从32 nm平面工艺到20 nm Fin FET工艺,SRAM单元中的敏感节点（关断NMOS漏极与关断PMOS漏极）与P-N阱边界的间距约从90 nm减小至40 nm。利用TCAD仿真软件建立Fin FET工艺D类型触发器（D Type Flip-Flop,DFF）模型,研究了阱边界与晶体管间距对SEU截面的影响。结果表明:位于阱边界的内建电场将分别吸引P阱和N阱内的电子与空穴至相邻的N阱与P阱,与敏感节点对电荷的吸收形成竞争,并在开态晶体管中产生恢复电流,进而抑制器件的SEU敏感性。由于位翻转截面的不同,相较于低线性能量传输（Linear Energy Transfer,LET）的离子辐照,这种阱边界效应在高LET离子辐照下较为明显。此外,对于Fin FET器件,每一代特征尺寸的减小都会造成其金属节距（Metal Pitch）降低约30%,这导致版图集成度进一步提升,晶体管与阱边界的最小间离拉近。TCAD仿真分析表明,这种变化将导致SEU截面近似成比例降低。最后,研究了不同LET离子辐照下,Fin FET器件呈现不同SEU截面偏置依赖的原因。相关实验表明:高LET离子入射时,截面随电压下降而缓慢增长;对于低LET离子入射,Fin FET器件的SEU截面随电压降低而快速升高。通过TCAD仿真,研究了不同LET离子辐照下临界电荷、收集电荷、阱边界内建电场及双极效应对SEU截面偏置依赖的影响。研究表明:低LET离子辐照下,收集电荷随落点变化趋势的不同是SEU截面偏置依赖程度不同的主因,而阱边界电场能够加强这种偏置依赖;高LET离子辐照下,临界电荷降低引起的敏感区变化不明显,PMOS和NMOS敏感区交叠部分随电压的变化成为偏置依赖的主因。此外,SRAM单元敏感区的扫描图还表明开态NMOS漏极对SEU敏感性有显著的抑制作用,在阱边界区域也发现了自发LEAP（Layout Design through Error-Aware Transistor Positioning）现象,而这些现象的发现对SEU加固设计有重要的参考意义。本文展示了不同参数下Fin FET器件单粒子闩锁与翻转效应的物理机制,并在此基础上提出了更为适用的单粒子闩锁及翻转的加固方法,揭示了影响Fin FET器件SEU截面偏置依赖的物理过程,以上结果为Fin FET器件的抗辐射加固设计提供了理论依据。