仿真是FPGA(Field Programmable Gate Array)设计的重要环节之一。目前,在国内自主研发的FPGA支持软件中仿真这一功能基本上都是靠购买第三方工具来实现,国内没有自主研发的仿真软件。本文正是针对这一现状,在详细分析比较了目前存在的仿真验证软件后,根据本课题的特性及要求从中选取了Gtkwave和Icarus Verilog两个仿真软件,进行二次开发。利用开发完成的软件设计并构建了一个FPGA功能仿真平台,在此平台上实现了FPGA芯片的功能仿真,验证了电路逻辑功能的正确性。在大规模的FPGA设计中,只进行功能仿真是不够的。功能仿真只能验证FPGA电路逻辑功能的正确性,不能验证时序是否满足要求,这就需要进行静态时序分析。因此本文还研究了静态时序分析的基本原理、时序路径、建立/保持时间等。然后,详细分析了静态时序分析自底向上编译策略中的时序模型提取原理,实现了时序模型提取方法。通过静态时序分析和功能仿真两种验证方法相结合,验证了电路逻辑功能的正确性以及时序的满足性,确保验证工作高效可靠地完成。