半导体技术的进步使得在单个芯片上集成数以百万计的门电路成为可能，基于IP(IntellectualProperty)核复用的SOC(SystemOnaChip)设计已成为芯片设计的主流，可测性设计因其能够显著减少测试开销、提高设计的可测性而受到广泛的关注。因此，基于IP核复用SOC的可测性设计必然成为芯片设计的焦点之一。 本文首先介绍了测试及可测性设计的基本概念及其类型。然后基于视频字符叠加芯片VAD-SOC(VisualAddedData)重点研究了存在DFT结构的复用硬核的设计、片上多存储器的可测性设计、SOC芯片可测性设计。 本文对VAD硬核进行了全面的设计。用Verilog实现RTL级的代码编程，并使用NC-verilog进行了仿真，达到功能要求。然后使用DFTCompiler工具实现了全扫描设计和测试封装的加入，并对测试封装的控制电路进行了设计。由TetraMAXATPG生成测试向量并计算故障覆盖率，数据表明可获得高达将近100％的故障覆盖率。使用VCS进行了后仿真，最后使用SE进行了布局布线，使用.35工艺实现了此IP核的设计。经计算加入DFT后芯片的面积多于加入之前芯片的面积不超过3％。 本文提出了VAD-SOC可测性设计方案。对于VAD硬核使用隔离测试的方法，对于片上的4个RAM采取一个BIST控制的方法，对于MCU(MicroControlUnit)软核以及片上其它逻辑采用构建多条扫描链进行并行全速扫描的合并测试方案。此外，详细分析了片上内部产生时钟、多时钟、异步信号、双向引脚复用为扫描端口的处理方法以及全速扫描时测试封装的功能及存储器的处理方法。最后，通过在片上加入边界扫描链来实现对测试的控制。经验证，此可测性设计方案，不仅可减少设计费用及测试开销，还可获得高达96.8％的故障覆盖率。 总之，随着SOC技术及可测性设计技术的迅猛发展，IC设计工程师们会更多的关注可测性设计，尤其是基于IP复用SOC的可测性设计，并推动可测性设计技术继续向前发展。本论文研究的VAD-SOC芯片的可测性设计也算是为此作出的一点点探索。