深度卷积神经网络在广泛的应用中都达到了最先进的性能。但是,复杂的人工智能任务通常需要更复杂的更深的卷积神经网络模型,这些模型包含庞大的参数量和运算量。尽管最近的研究进展表明,网络压缩(例如剪枝)已成为减轻计算负担的有效手段,但剪枝引起的网络连接不规则性,阻止了现有的加速器充分利用网络的稀疏性。另一方面,现场可编程门阵列(FPGA)有望取代图形处理器(GPU)成为深度卷积神经网络推理加速的硬件平台。但是,大多数现有的FPGA加速器都聚焦于密集的深度卷积神经网络,无法解决不规则性问题。首先分析了卷积层的计算并行性,一种稀疏优化的数据调度方式被提出,以跳过权重为零的乘法和累加(MAC)的处理周期,并利用时钟门控技术来最大程度地避免不必要的计算,以减少计算单元的能耗。所提出的稀疏优化的数据调度方式具有低带宽需求和高数据共享的特性。然后,一个包含输入像素调度模块的FPGA加速器被实现,该输入像素模块可以根据所提出的数据调度方式匹配稀疏权重和输入像素之间的索引,从而筛选出计算所需的输入像素。最后,进行了设计空间探索,并在给定的FPGA平台上找到计算单元阵列的最佳配置。实验结果表明,所提出的加速器可以在Xilinx ZCU102上对Alex Net、VGG-16和Res Net分别实现476.7 GOP/s、495.4 GOP/s和244.5 GOP/s的吞吐量,与已有的卷积神经网络FPGA加速器相比,加速效果提高1.5倍至6.7倍,能效提高2.0倍至6.0倍。