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JPEG2000是最新一代的静态图像压缩标准,为了提高JPEG2000算法的运行效率,采用VLSI设计技术将JPEG2000或其中模块嵌入到芯片设计中得到了越来越多的研究。小波变换作为JPEG2000的核心算法,优化其硬件架构,对整个系统的性能提高具有重要作用。本文即针对JPEG2000 VLSI设计中小波变换的设计及性能优化问题进行研究,在实现小波变换的基础上将该算法在SoPC平台和ARM平台上封装成IP核。在JPEG2000标准中,采用基于提升格式的离散小波变换对数字信号进行处理。本文在对提升小波算法分析的基础上,提出了优化的提升小波算法。JPEG2000标准中分别采用5/3与9/7小波变换进行有损与无损压缩,这两种小波变换具有很强的相似性,相对而言,5/3小波变换比9/7小波变换更为简单。本文从5/3小波变换出发,采用了资源复用技术,减少了资源的消耗,硬件的利用率达到100％,同时修改了运算流程,缩短了关键路径。与传统的提升小波硬件电路相比,本文所设计的一维小波变换的硬件实现,在面积与速度上都有很大的优化；二维小波变换的硬件实现,则减少了对于存储器资源的使用。经优化的小波变换硬件实现,可以支持5/3小波变换与9/7小波变换。采用硬件描述语言实现该设计,并利用Modelsim软件进行仿真,结果表明该设计功能的正确性。
本文分别以FPGA与ASIC的方式实现了小波变换IP核。对于FPGA的实现方式,所设计的IP核符合Avalon总线规范,集成在SoPC系统中,综合后时钟频率达到75.79MHz,需要3628个ALUT单元、11264位存储器资源以及1个9位DSP单元。对于ASIC的实现方式,采用AMBA总线规范设计小波变换IP核,可以对其以DMA的方式进行高效的数据传输。在SMIC 0.18微米工艺条件下,时钟频率为125MHz,总面积为3.197753mm2,总体单元数为13603。所设计的小波变换IP核能够对数据进行有效的编码。对于无损压缩,小波变换的结果与理论数据相符合；对于有损压缩,重构图像的峰值信噪比PSNR为43dB左右。