论文部分内容阅读
本文提出并设计了一种适合H.264/AVC变字长解码器,在尽量减少时钟消耗的和硬件开销的前提下,根据码流特点进行模块划分,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.采用Verilog HDL设计,通过在QuartusⅡ6.1FPGA开发软件下仿真分析表明在120MHz时钟时可以满足10M/S码率下H.264标准中Level3.0的性能要求。