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有用时钟偏差技术可以有效提高系统性能，并广泛应用在高性能芯片中.目前EDA工具已集成了有用偏差优化技术，但EDA工具自动的有用时钟偏差存在一些不足：有用时钟偏差利用不充分；有用时钟偏差的借用容易引起保持时间时序的大量违例.本文针对上述问题对EDA工具集成的有用时钟偏差技术进行优化.本文通过分析关键路径及其相关路径的建立时间和保持时间时序得到确定借用时间.并编写相应的tcl脚本，方便将优化方法应用到后端设计流程中.实验数据证实，该方法在建立时间时序平均优化23.257％的情况下，保持时间时序的恶化不超过5％，很好地解决了上述问题.