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设计了一种低成本的64倍降采样数字抽取滤波器,对∑△ADC的输出码流进行滤波和抽取.为节省面积和保证稳定性,首先选用2抽取级联的滤波器实现方式;其次对单级滤波器进行结构优化,采用更省面积的折叠转置结构;在此基础上对系数相乘与加法部分进行了系数优化和公共项提取;最后采用Modelsim进行了电路仿真,验证了功能.通过优化,可降低寄存器和加法器的使用至优化前的59%和35%,资源优化率达到了41%和65%.数字抽取滤波器采用SMIC 0.18μm CMOS工艺实现,工作电压3.3 V,芯片面积为1.13 mm