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针对在现场可编程门阵列（FPGA）的并行计算中提升开发效率和降低编程难度的问题，提出了以高级语言对并行算法进行编程，使用可重构计算最优编译器（ROCCC）对代码进行转换作为硬件加速的方法。该方法在论述编译系统架构的基础上，提出基于ROCCC的FPGA并行计算设计流程，最后以矩阵相乘为实例，对方法的可行性进行了仿真验证，获得同Altera厂商IP核相近的性能。仿真表明：该法具有较高可行性，能够缩短开发周期，降低编程难度，为其他领域的硬件开发者提供了一种新的设计思路。