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提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。
截短Reed—Solomon码译码器的FPGA实现
【摘 要】
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提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。
【机 构】
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重庆大学通信工程学院
【出 处】
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电子技术应用
【发表日期】
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2009年7期
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