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讨论了基于增强型Max—log—MAP算法的高效CTC译码器的FPGA实现方案，使译码器在较低复杂度的前提下具有较高的性能。建立了C语言软件仿真平台下对算法的整体编译码过程进行了验证。在用FPGA实现时，对译码器进行了模块划分，通过对算法流程分析，通过优化设计，采用了交织器、滑动窗等技术提高了译码速度，减少了译码所需的存储量。整个设计用VerilogHDL语言描述，最后成功在Altera的CycloneⅡ进行了FPGA实现。