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以锁定范围为200M～500MHz的延迟锁相环（DLL）系统设计为例，建立了一种基于Verilog—A的行为级系统棒型。在此蒌础上：华立了赢控延逸线（VCDL）、鉴相器（PD），电荷泵（CP）等电路模块的行为模型，并且采用Cadence的Spectre仿真器对所建立的延迟锁定环行为模型进行了系统级仿真，为后续具体的电路级设计提供指导思想。