【摘 要】
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提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验
【机 构】
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复旦大学专用集成电路与系统国家重点实验室,
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提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMOS工艺综合实现660Mb/s吞吐率,面积为3.1mm2,以该方法设计的矩阵可用于实现低复杂度的LDPC译码电路。
This paper presents a method to design a quasi-cyclic parity check matrix using various hardware conditions to simplify the hardware structure, and uses the column-and-column exchange to find the maximum averaging loop to improve the decoding performance. Design a code length of 1200 parity check matrix, the matrix decoding circuit for RTL, the use of SMIC0.13μm standard CMOS technology to achieve a comprehensive 660Mb / s throughput, an area of 3.1mm2, the method designed matrix can be used to achieve Low complexity LDPC decoding circuit.
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