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针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器。这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题。设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空