【摘要】当代数字IC设计的规模和复杂性的不断地在增加，验证工作也越来越困难，特别是静态时序的分析在此背景下变得尤为重要，目前業界普遍采用了自动化的设计方式，通过应用工具软件，来对设计的时序进行分析。本文主要探讨了在IC设计当中对于时序违例的一些处理方法。
　　【关键词】数字IC静态时序分析建立时间保持时间
　　1、引言：
　　当代数字IC设计的规模和复杂性的不断地在增加，设计的时序验证已经成为制约成品率的一个重要因素。是否全面地分析设计的时序关系到产品的成败。然而，设计过程中不可避免地会出现一些与要求时序相违背的情况，怎样处理这些问题是静态时序分析的一个重要的方面，本文主要阐述了对设计中静态时序分析时序违背的处理方法。
　　2、静态时序分析中时序分析对象
　　在静态时序分析中，时序分析工作主要检查设计的建立时间和保持时间。关于以上检查目标的概念，这里就不在赘述。设计的时序违背主要体现在这两个时序目标的违背。图1是保持时间违背的情况，图2是建立时间违背的情况
　　从图1可以知道，保持时间的违背在电路上是相邻的两个寄存器之间的组合逻辑路径延迟过小，导致前一个寄存器的数据在时钟边沿有效期的后段存入了后一个寄存器中，从而导致逻辑的混乱。而建立时间的违背则是相邻的两个寄存器之间的组合逻辑路径的延迟较大，导致在时钟上升边沿到来的时候，有效数据还没有到达，从而引起数据的错误。这两个时序的违背情况比较典型，关系到系统的功能正确性，是静态时序分析主要的分析对象。
　　3.时序违背的处理方法
　　这是本文论述的重点，对于保持时间的违背，其实质是相邻寄存器之间的组合路径延迟不够，因此，我们可以试着从增加组合逻辑的延迟入手来解决这个问题，常用的办法是在逻辑路径中插入buffer或delay元件。但是究竟插入什么元件还需视电路情况而定。对于图1的情况，我们可以利用静态时序分析工具软件在c1/U36/Y （NAND2X2M）与c1/data_clr_1_reg/D （DFFRHQX8M）之间插入一个delay元件，这个元件的作用是增加了相关逻辑路径上的延迟，从而解决保持时间的问题，但是这样做的一个不良影响就是如果加入的延迟过大，可能导致建立时间的违背或者设计规则比如最大转换时间的违背，因此每增加一个delay，都要评估其对整体时序的影响。对与delay和buffer两种元件，我们应当如何选择插入路径呢？一个基本的原则就是如果保持时间的违背情况比较严重，可以考虑加入delay，如果不十分严重，可以考虑插入buffer。
　　对于建立时间的违背，本质上与保持时间的情况正好相反，寄存器之间的组合逻辑的延迟过大导致数据不能及时地向下传递，因此，提出的解决办法是减少组合逻辑的延迟。此时可以观察电路的延迟情况，找出制约建立时间的原件，用其它延迟小的同类器件来替代本原件从而达到减少电路延迟的目的。在图2中，观察电路的延迟，发现在数据路径的末端，c1/U5/Y 单元，也就是BUFFERX4的延迟为0.70ns，因此，可以减少此元件的延迟，通常，对于BUFFER器件，驱动能力越大延迟越小，因此，我们可以将BUFFERX4替换为BUFFERX12，重新进行分析，观察分析结果。如果还是达不到要求，那么采用在增大驱动能力的方法来解决。
　　应该注意，在修正建立时间违背的时候，由于逻辑电路延迟的减少，可能带来保持时间的违背，因此，设计者对器件的选取应该有一个大致的印象，不要盲目地选择延迟大的器件，而是应该有目的地遵循有小到大的顺序来进行，这样能减少分析的迭代时间。
　　4.结语
　　以上就是静态时序分析中对时序违背的处理方法，实际上静态时序分析是一个时序分析工具，它不能对设计进行改变，因此，上述的方式方法旨在考察修正时序的切入点，而不是真正的修正设计时序。它提供了一种对设计的修改意见，反馈给P