【摘 要】
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基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链，来进一步降低基于
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
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基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链，来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC65nrn工艺实现，并在实现中使用IEEE802．16e中的1／2码率LDPc码。该译码器设计在迭代次数设置为10次时可实现1．2Gb／s的译码速率，芯片面积1．1mm2。译码器设计通过打孔产生1／2至1之间的连续码率。
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