近二十年来集成电路制造工艺的飞速发展导致连线延迟、功耗、存储器访问、设计复杂度、成本等成为限制处理器性能的主要因素。由于流水线深度已经接近极限,集总式结构的超标量处理器性能提升遇到瓶颈。分布式体系结构成为处理器发展的主要趋势。显式通信指令集(Explicit Data Graph Execution, EDGE)中,指令之间的交互通过显式的编码来进行,不再通过集总式的寄存器堆来进行,通过这种方式编译器将指令间相关性传递给硬件。这使得EDGE指令集在发掘指令集并行度、提高性能/功耗比、降低设计复杂度、提高微结构可扩展性等方面优于RISC指令集,并且适合用分布式结构实现。本文在M5模拟器上实现了目标模拟器,即基于显式通信指令集的分片式处理器周期精确模型。该模拟器可以运行TRIPS工具链生成的二进制代码。首先,总结各种该体系结构处理器,将执行过程分为4个阶段。然后,在M5模拟器O3-CPU架构上,对各个阶段功能进行描述,对主要的硬件资源进行建模,完成模拟器。通过SPEC2000测试程序,验证模拟器功能,并评估其性能。模拟器功能正确,速度介于TRIPS功能模型和周期精确模型之间。最后,用模拟器初步分析EDGE指令集性能。由于控制流推测影响处理器整体性能,本文还对EDGE指令集块预测器进行研究。首先,在模拟器中实现了TRIPS块预测器,并将误预测来源分类,发现出口误预测是造成误预测的主要原因。然后,根据分析结果和EDGE指令集控制流推测特点,使用感知器实现出口预测器。最后,分析基于感知器的块预测器性能。与TRIPS中块预测器相比,每千条指令误预测数减少了23%。