随着晶体管尺寸的进一步缩放，使得我们设计电路时需要考虑更高性能、更低成本、更高密度的要求;同时，由于尺寸的缩放，虽然一个芯片上目前可以成百万上千万个晶体管，但是这种趋势却给我们带来一个难题，晶体管的工艺变化变得越来越复杂，对晶体管性能的影响也逐渐变大。　　亚微米特征尺寸下，晶体管的性能和可变性对其布局形状和周围环境极其敏感。在这篇论文中，我们研究的焦点是学习由版图引发的工艺变化对晶体管性能的影响，尤其是多晶硅图形密度对晶体管性能的影响。为了精确的评估版图引发的工艺变化对晶体管性能的影响，提出了一种测试结构。　　该基本测试结构分为两个部分组成，一个部分由32行*4列完全相同的MOS管阵列组成，给每个芯片提供128个被测样本;另外一个部分由自复位电路和选择开关组成，该自复位电路使用双相非交叠时钟信号工作。该测试结构将版图引发的工艺变化对性能的影响和其他工艺变化源对性能的影响区分开来。使用该测试结构，主要探究了多晶硅图形密度对晶体管性能的改变，诸如晶体管尺寸，多晶硅指的数量，指间距离，以及有源区面积等。为了测量多晶硅密度对晶体管性能的影响，在本篇论文中，使用该测试结构测量多晶硅指间距离的改变对晶体管性能的影响，探究了指间距离的改变对晶体管驱动电流和阈值电压的影响。　　把该测试结构和对测量结果的统计性分析相结合，为探究版图布局对晶体管性能的影响提供了可靠性信息。