本文的主要内容如下： 为了得到高效的H.264/AVC帧间编码系统，论文首先对系统的设计复杂度进行了探索。论文提出了H.264/AVC帧间编码系统所采用的架构模型。在此基础上，针对标准中的不同算法，本论文将H.264/AVC帧间编码系统分为全搜索可变大小块匹配引擎、1/4像素精度插值引擎、运动矢量预测编码引擎这3个主要的运算引擎，并通过共用存储器和本地存储器分离的方式，简化了数据通路的设计。 论文提出了一种适用于H.264标准中可变块大小运动估计算法的硬件实现架构。架构中采用一维处理单元阵列来实现运动估计算法中匹配块的搜索，通过对较小子块的块间误差的复用来计算不同大小块的块间误差。 论文设计了一个专用的并行处理架构来对1/4象素精度插值运算进行加速。经过分析，采用两个同样的并行处理单元来处理运算。论文提出的处理单元可以针对不同的配置计算出不同位置的像素。 论文在完成理论分析和实验的基础上，提出了一个完整的H.264/AVC帧间编码芯片系统设计方案，对其中全搜索可变大小块匹配引擎、1/4像素精度插值引擎、运动矢量预测编码引擎等关键算法都做了基于VLSI的研究和设计，形成了许多IP，部分模块已经通过验证，效果良好。