在深亚微米工艺下，众核处理器芯片设计遇到了来自以下几方面的挑战：由于晶体管面积不断减小，单位面积上的功耗在不断上升；芯片面积不断增大导致时钟网络非常容易受到在片波动的影响；随着片上处理器核数和集成度的提高，芯片面积不断增加，成品率的重要性也越来越被关注。本文着眼于众核处理器芯片物理设计，从功耗、面积、时延和良率角度，分析提出了对众核处理器设计有支撑作用的关键技术设计方案。　　 本文以Godson-T众核处理器为研究平台，在完成芯片物理设计的同时，探索了未来众核处理器的物理设计方法，为未来众核处理器芯片的设计积累了经验。本文的主要贡献及创新点如下：　　 1．针对如何降低设计与验证复杂度的问题，本文提出了改进的层次化同构设计方法。对比传统的层次化设计方法，新方法大幅缩短了整个设计和验证的周期；同时，对芯片的主要逻辑模块采取同构化处理，缩短了模块级别的设计周期，方便设计人员对芯片做扩展或剪裁，使得整个设计容易层次化分割，可以提高模块的重用度。　　 2．针对在片波动给时钟网络带来影响的问题，本文提出了可容忍在片波动的时钟网络设计方法。在比较分析了不同时钟网络结构对在片波动的容忍程度之后，找出时钟延迟长短是受制于在片波动影响的关键因素，提出利用异步时钟网络结构来代替全局同步时钟网络，通过降低时钟延迟路径的长度达到对在片波动较高容忍度的效果。　　 3．针对面积增大导致成品率下降的问题，本文提出了提升成品率的可配置设计方法。利用众核处理器的体系结构特征，通过运行时系统和处理器核内路由逻辑的配合，实现对瑕疵芯片某些特定区域的物理屏蔽过滤，使瑕疵芯片可以降级工作，从而提升成品率。　　 4．针对功耗可扩展性的问题，本文提出了程序需求制导的低功耗设计方法。从程序自身的特点入手，分析计算密集型程序写访存密集型程序各自不同的执行特征，对可能浪费功耗的源头进行设计改进，即对空闲处理器核和访存通路做低功耗设计改进，从多种层次上对功耗进行优化管理，从而降低了功耗。