随着集成电路工艺的发展，芯片上集成的晶体管数量日益增多，芯片的设计越来越复杂，同时科技的发展和市场的竞争使得设计者必须追求更短的上市时间和更高的性能，系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法。SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点，给集成电路的可测试性设计带来了严峻的挑战。　　本文首先介绍了SoC逻辑电路可测试性设计的体系结构，以及逻辑电路和片上存储器可测试性设计技术的背景知识。在此基础上，针对一款用于多媒体处理的异构多核系统芯片DPU_m，提出了一套完整的可测试性设计方案，支持三种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式，并进行了设计实现和评估。　　本文的主要贡献和创新性如下:　　1、针对逻辑电路的可测试性设计，采用自顶向下的模块化设计思想，提出并实现了一种分布式与多路选择器相结合的测试访问机制;并根据模块级评估结果进行了顶层测试会话的划分，实现了顶层测试协议文件的映射流程，完成了顶层跳变故障和固定型故障的测试向量生成。本文评估了每个模块的测试压缩比、测试时间（测试向量数量）以及故障覆盖率三者之间的关系，由此观察到:随着测试压缩比的不断增加，测试覆盖率基本保持不变，而测试时间（测试向量数量）增加。在该观察和测试功耗的约束下，以降低测试成本为目的，完成了合理的测试调度流程，将全局分为五个不同的测试会话，测试会话之间采用基于多路选择器的测试访问结构，而同一个测试会话内的模块采用分布式的测试访问结构。实验结果表明，DPU m逻辑电路单固定型故障的测试覆盖率为98.58％，满足设计方要求。　　2、针对实速时延测试的需求，设计并实现了基于片上时钟生成器的时钟控制单元，可在片上支持不同时钟域、六种时钟频率的实速时延测试。DPU_m芯片内部含有六个时钟域，频率分别为700MHZ、400MHZ、300MHZ、300MHZ、300MHZ、300MHZ;并且芯片拟采用40nm工艺流片。较高的时钟频率和先进的流片工艺使得芯片在制造工程中难免会引入时延缺陷。时延故障的检测需要锁存-捕获的脉冲，脉冲之间的间隔要等于芯片实际工作时的频率。本文利用片内存在的时钟源来生成测试所需要的快速时钟。针对六个时钟域，本文设计了六个时钟控制单元，使得芯片在测试移位时使用ATE提供的慢速时钟，在扫描捕获时根据时钟链中的控制值产生几个高速的捕获脉冲。本文所设计的时钟控制单元与测试向量生成工具兼容性好，并且能够降低毛刺对电路的影响，提高电路的稳定性。　　3、针对存储器电路的自测试，设计并实现了串并行结合的存储器内建自测试结构，在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路，满足了设计方要求的诊断分辨率。DPU_m片上集成了533个存储器，测试功耗评估结果表明，并行测试所有存储器将超过芯片所能承受的最大功耗。本文在测试功耗约束下，将全局的存储器根据大小和位置分为不同的测试组，测试组内部串行测试，测试组之间并行测试。该设计结构满足测试功耗的约束，若以100MHZ的频率进行测试，测试时间为14ms。