在1962年R.G.Gallager提出了一种迄今为止最接近于香农限的信道纠错码——低密度奇偶校验码。它有很强的硬件实用性,这是因为它有易于并行实现和译码复杂度低的特点。　　通常大部分的基于最小和算法的LDPC译码器都包括:中心控制器、数据移位器、校验运算单元、变量节点信息存储器和校验节点信息存储器。其中校验运算单元、变量节点信息存储器和校验节点信息存储器构成了整个译码器的数据通道。该数据通道将在整个译码器的迭代译码过程中重复使用,因此对其进行优化可以较大程度的提高整个译码器的性能。　　本文设计了一种改进的校验运算单元VLSI结构,最小值计算模块是其中的关键模块。该模块针对已有结构,通过减小电路的逻辑级数提高了运算速度,从而提高了整个译码器的时钟频率;通过对最小值计算模块结果的重新定义,减少了在迭代运算中所需要存储的数据,从而减少了存储器的大小,并且当在最小值计算模块中使用一级流水线技术时,改进的结构与已有的结构相比可以减少60％左右的中间数据寄存,更大程度的减小了整个最小和算法 LDPC译码器数据通道的面积。　　在硬件实现方面,本文同时对已有结构和改进后结构的最小和算法 LDPC译码器的数据通道采用Verilog HDL语言进行了硬件实现,随后构建了整个译码器结构及仿真验证平台,并在NC-Sim Simulator中对其进行了功能验证,最后完成整个的电路设计,给出了Synopsys Design Compile和Xilinx ISE10.1环境下的分析报告。改进后的整个译码器在时钟频率上比已有结构译码器提高了14MHz,在面积上减少了13.25万门,最后具体给出了两种结构的比较数据。