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H.264/MPEG-4 AVC视频压缩标准与其它视频压缩标准相比具有显著的优势。就编码效率而言,新标准的压缩性能至少是其它标准的2倍。在图像的感官质量上,H.264也比MPEG-2和MPEG-4要好得多。但与此同时,H.264性能上的改进也带来了复杂度的明显提升。人们普遍认为,H.264编解码器比其它标准需要更多的运算量和存储空间。其中由于解码器需要具备处理所有“合法”码流的能力,也就是必须能处理最坏的情况,因此在嵌入式环境中开发解码器就十分复杂。而且如何合理利用嵌入式环境中十分有限的存储资源也是一个极具挑战性的工作。TMS320DM642数字媒体处理器(DM642)是德州仪器目前性能最高的定点DSP。此款DSP的核处理器拥有64个通用32位寄存器和8个带有VelociTI.2扩展功能的独立功能单元――2个乘法单元和6个算数逻辑单元(ALUs)。8个功能单元的VelociTI.2扩展功能包括一些新的指令,这些指令可以提升视频和图像设备的性能,增强VelociTI结构的并行度。DM642还采用了两级cache结构并拥有多种强大的外设。本论文主要介绍的是在基于TI TMS320DM642数字媒体处理器的硬件平台上开发和优化H.264“baseline”编解码器。具备600Mhz处理能力的TMS320DM642代表着未来更高处理能力DSP的发展方向,非常适合于承担H.264编解码器这样高运算量和复杂度的工作。我们所做的工作包括:改善算法和提高指令的并行度;充分发掘DSP强大指令集及EDMA控制器等处理器自身的能力;利用一系列DSP开发软件来完成代码分段、减少代码长度等工作。最终我们设计出了一个较低复杂度的方案来完成H.264编解码这个大运算量的工作。目前,我们的H.264解码器每秒钟可以解码100至120帧QCIF图像;或20至30帧CIF图像。我们的H.264编码器每秒钟可以编码帧15至25帧QCIF图像。