随着物联网技术的提出与发展，无线射频识别(RFID)越来越受到人们的重视，RFID已经成为全球第三大应用市场，预测未来将成为市场主流。提供高精度、高速度、低噪声的时钟电路在RFID系统中具有十分重要的作用。本文紧扣RFID的应用需求，对延迟锁相环电路进行分析、研究，完成了以下工作。设计了一款基于延迟锁相环应用于RFID阅读器系统的时钟产生电路，RFID阅读器系统对时钟电路的要求是提供900MHz的时钟频率；相位抖动要求小于30ps；功耗不超过10mW；建立时间小于1ms；一组延迟信号中相邻的两个延迟信号间的相位差为20°。论文首先介绍了延迟锁相环技术的由来、发展、现状以及研究方向。对时钟电路涉及到的锁相环，延迟锁相环理论进行详细的阐述。将延迟锁相环电路与传统锁相环电路进行对比，并做出了优化和提高。然后对延迟锁相环时钟电路进行总体设计，给出各个基本模块的设计电路。对延迟锁相环电路设计中的重点和难点电路：压控延迟器、防错锁电路和倍频器进行详尽的分析和设计。采用新型的基于异或门的倍频电路，降低了相位抖动；引进了防错锁电路，使延迟锁相环的锁定过程在防错锁电路和鉴频鉴相器的共同控制下，同时有粗调节和细调节自动切换的工作模式，很大程度上降低了系统的锁定时间。压控延迟器使用的是串联的反相器链，结构简单，起到控制延迟时间的作用，替代了结构复杂、功耗较大的压控振荡器，使整个系统的功耗大大降低。最后完成版图和后仿真工作。仿真采用Cadence中的Spectre软件。基于UMC0.18um工艺。仿真得到的结果是：该基于延迟锁相环的时钟产生电路时钟频率为900MHz；相位抖动为19ps；总电流4mA，总功耗为7.2mW；建立时间为100ns；压控延迟器由18级延迟单元构成，系统锁定时相邻两路信号间相位差为准确的20°。满足RFID阅读器系统对时钟电路的设计要求。