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数字信号处理器(DSP)在通信、控制、军事、家电等领域内得到了广泛应用。随着集成电路技术的快速发展,CPU的速度提高很快,但存储器的速度提高相对较慢,这样就产生了一个瓶颈问题,在实际系统中普遍采用cache解决此问题。本文的研究工作以XX研究所的XX DSP项目为基础,分为两个部分:cache控制器设计和cache存储器的设计。控制器的设计采用模块划分,verilog代码编程,然后在SYNOPSYS软件下进行综合生成网表的ASIC设计流程;存储器的设计采用全定制设计方法,本文主要研究其电路级设计。为提高系统的处理效率,本文设计的cache采用哈佛结构。在哈佛结构的cache控制器设计中,映射算法采用4路组相联的映射算法。在替换算法的设计中,指令cache采用针栈联法,数据cache采用伪LRU替换算法。设计中采用TAG体和DATA体相分离的设计方案,有效降低了系统功耗。引入了动态重构技术,动态调整cache的大小,也有利于降低系统的功耗。对cache控制器的verilog代码,在SYNOPSYS软件环境下利用0.25μm CMOS工艺库对进行了综合,综合的结果为面积28万平方微米,速度5.7 ns。电路工作在100 MHz的时钟频率下,满足了设计要求。针对cache存储器的设计,本文首先研究了译码器的优化技术,采用该技术可显著减小译码器的功耗;接着对cache存储单元的设计进行了研究。为了加快存储器的工作速度、减小功耗,设计了一种基于正反馈原理工作的差分灵敏放大器。在HSIM仿真器里,观测得到存储器的动态功耗为25 mW。存储器读周期的关键路径延迟为2.4 ns,写周期的关键路径延迟为2.7 ns,满足了设计要求。