通信系统能够可靠、高效地传输信息始终是通信工作追求的目标。数据传输系统的设计,要保证传输的可靠性,降低通信设备的发射功率,减小体积,因此在基带处理单元中进行差错控制设计具有非常重要的意义。差错控制编码技术是解决传输可靠性的一种重要手段,维特比(Viterbi)译码算法是一种最大似然译码,它可以得到较高的译码速度以及译码计算时间固定,因而在通信系统中得到广泛应用。随着微电子技术和电子设计自动化(EDA)技术的迅速发展,以FPGA和CPLD为代表的可编程逻辑器件凭借其设计方便灵活和校验快等特点广泛应用于数字信号处理领域。本文主要探讨了应用FPGA实现数据传输系统基带处理单元的具体方案。论文对基带处理单元和FPGA设计方法进行了相关研究,尤其对基带处理单元中卷积码编码和Viterbi译码进行了深入的研究,并应用Altera公司最新的FPGA开发平台Quartus II5.1完成了基带处理单元的设计。文中回顾了相关领域的发展历史,给出基带处理单元的组成及其基本原理,对卷积码原理和Viterbi算法进行了分析,确定了用于本设计的纠错码类型(2,1,9)卷积码,同时对开发平台及设计语言进行了简要介绍。结合系统的设计要求,探讨了基带处理单元的具体实现方法,提出整体设计方案,并定义接口信号种类。在详细介绍了发送端编码模块和接收端Viterbi译码模块的FPGA实现方法之后,还通过Matlab仿真结果,给出了Viterbi译码的性能分析。基带处理单元各模块的FPGA设计主要包括发送端并串转换模块、成帧模块、卷积编码模块、接收端串并转换模块和Viterbi译码模块,应用Quartus II5.1开发平台以及ModelSim仿真软件,给出了仿真结果。最后总结了本系统开发过程中遇到的问题和解决办法,为今后应用FPGA进行数字系统设计奠定了基础。