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锁相环(Phase-Locked Loop,PLL)是一个使输出信号与参考信号在频率和相位上同步的电路,目前已从性能较低的线性模拟锁相环发展到现代的高性能数字锁相环和数模混合锁相环,在电子学、通信和仪器仪表等领域广泛应用。在众多锁相环技术中,数模混合的电荷泵锁相环(CPPLL)以其锁定相差小和捕获范围大的优点成为当前锁相环的主流产品。本文采用0.18μm CMOS工艺实现了一种可用于光纤通信SDH系统的电荷泵锁相环。此锁相环的输入信号的中心频率为155.52MHz,输出信号的中心频率是622.08MHz,可应用在SDH系统中STM-1和STM-4两个速率级别的通信系统。电荷泵锁相环包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器五个电路模块。电荷泵是锁相环电路的核心单元,决定锁相环的性能。针对电荷泵充放电电流失配的问题,本文设计一种新型增益提高结构,提高电荷泵的输出电阻,减小沟道调制效应的影响,使匹配性能显著提高。压控振荡器采用差分环形结构,可以减小噪声的影响;用对称负载作为可变电阻以增大线性调节范围,利用正反馈锁存器,提高振荡器的转换速率。其它模块也采用了优化的电路结构。在0.18μm CMOS工艺下,利用HSPICE仿真软件对该锁相环各功能电路和系统电路进行仿真。仿真结果表明,系统锁定时间为4μs,锁定时输出稳定的622MHz时钟频率,达到了预期效果。