随着嵌入式SRAM在SOC应用中的需求不断加大,在不牺牲性能的情况下,缩短SRAM的设计周期有着深远的意义。而且随着SRAM需求量增加并呈现多样性的要求,快速高性能的SRAM建模技术成为未来发展的必然趋势。本文在围绕SRAM的设计,以缩短SRAM的设计周期为主要目标,重点研究了SRAM时序信息快速提取技术。针对传统的全电路spice级电路的二分法仿真迭代的提取方法耗时代价太大,而现有的一些提取技术在准确性上存在着局限性的问题,本文提出了一种新型的基于时延搜索的SRAM时序信息快速提取技术,该方法通过对设计的深入分析,找出真正影响电路时序信息的局部电路,再将局部电路进行处理及等效模拟,并利用基于时延的方法提取的结果指导精确时序窗的确定,最后利用二分法对局部电路进行仿真,提取出时序信息。随着SRAM容量的提高,电路规模也急剧上升。采用传统的时序信息提取方法将耗费更多的时间。而利用基于时延搜索的SRAM时序信息快速提取技术仿真的局部电路在不同容量下不会有很多的影响。从电路规模上大幅降低了提取时间;同时由于基于时延搜索的SRAM时序信息快速提取技术能够确定较为准确的时间窗,减少二分迭代时的迭代次数,从另一方面缩短了时序信息的提取时间。随着集成电路规模的提高、便携性等的要求,工艺尺寸、最小线宽和线间距不断缩小,互连之间的串扰问题越来越明显。本文简单的研究了串扰产生的原因、影响及其等效模型,并分析了降低串扰的一些技术。