随着科技的发展，尤其是集成电路工艺技术的发展，越来越复杂的电子系统应用也渐渐的出现在人们的生活中，带给人类更加完美的个人体验。同样，人类对视频效果的要求随着技术的发展也在不断的提高，从DVD格式到SDTV再到HDTV，目前超高清视频也正渐渐地成为主流，本文正是基于这样一个背景，对基于H.264/AVC标准的超高清视频编码器中关键模块——分像素运动估计模块进行了研究和ASIC设计。　　分像素运动估计技术可以为H.264/AVC编码标准带来4+dB PSNR的编码性能的提升[14]，但是由于采用了多参考帧、可变大小块以及1/4像素精度的运动估计等技术，致使其占用了整个运动估计的45％的运算复杂度，本文对传统设计架构进行了分析，提出了一种全新的分像素运动估计VLSI架构。传统架构中多采用单输入通道插值器结构，此结构在进行换块过程中会存在6个cycles的浪费，因此也就保证不了下面SATD（Sum Absolute Transformed Difference）计算模块的数据吞吐量，为此本文提出了一种硬件复用的双输入通道的插值器结构，此结构可以解决6个cycles浪费问题的同时也可以提高数据吞吐量。本文还利用8x8/4x4Hadamard变换的复用关系采用8x8Hadamard变换结构取代传统的4x4Hadamard变换结构，此结构可以自适应的根据大小块来选择8x8变换还是4x4变换，这种自适应变换可以提高编码效率，此外，本文还利用了Hadamard变换的线性关系将SATD由做差-变换-绝对值求和的顺序改成了变换-做差-绝对值求和，这一改变为本文提出的一行两列Hadamard变换结构创造了条件，此结构可以将传统的由9个一行一列Hadamard变换结构组成的SATD计算模块减少到7个Hadamard变换组成的SATD计算模块，从而减少了硬件资源。同样，本文再次利用Hadamard变换的线性关系来计算1/4像素精度的SATD值，从而将原先的从插值-SATD计算-最佳搜索点选择缩短到最佳搜索点选择这一过程，解决了由原先的先1/2搜索后1/4搜索的二次迭代致使时钟翻倍的问题。　　最终，本设计用VerilogHDL进行了实现，并在SMIC130nm CMOS工艺下进行了综合，综合结果显示本设计占用了327.6K与非门硬件资源，最大运行频率可达330MHz。仿真结果显示本设计最高可支持6模式的4Kx2K@30fps和全模式的4Kx2K@24fps的实时视频编码。