随着集成电路产业的不断发展，模拟和混合信号电路的测试变得越来越重要。一方面，它已影响到了产品上市的时间。另一方面，它也严重影响到了许多现代电子系统的成本。锁相环(PLL)是一个典型的混和信号电路，锁相环作为现代时钟电路重要的组成部分，已经成为SOC芯片中必不可少的一个模块。锁相环广泛应用于时钟树的相位补偿和系统芯片中不同模块之间的同步等方面。为了更有效地完成锁相环的测试，本文在电荷泵锁相环的行为模型及电路结构、基于故障的内建自测试(BIST)和抖动测量方面开展了广泛的研究。主要工作如下： 1.设计了一种电荷泵锁相环电路。首先采用不同的行为模型分析了锁相环的特性。分析了电荷泵锁相环的组成模块，在此基础了上设计了一个简单的电荷泵锁相环电路。并采用了SPICE进行仿真。 2.开展了对PLL测试技术的研究，分析了PLL常见测试参数的测试方法。着重介绍了捕获范围/锁定范围的测试、锁定时间、频率/相位阶跃响应测试、以及闭环传输函数测试与抖动的测量等。并介绍了采用结构分解(structuraldecomposition)测试电荷泵锁相环的电荷泵电流及失配(mismatch)、压控振荡环(VCO)的增益及它的线性度。在这种方法基础上提出了一种测量鉴频鉴相器(PFD)的方法。 3.研究并实现了一种基于故障模型的锁相环结构测试方法。这种测试方法采用锁相环中已经存在的电荷泵作为信号的激励源，采用压控振荡器和分频器作为测量单元，从而可减少芯片面积。通过对电路进行故障注入的方法，对电路中的每一类典型故障进行了仿真，得到这种测试方法的故障覆盖率为97.9﹪。并采用SPICE对测试结果进行仿真验证。 4.提出了一种提高抖动测量精度的测试方法。抖动信号经过放大输出响应的脉冲信号。该方法能够明显提高抖动测量的精度，可为将来亚皮秒级的抖动测量提供一种参考方法。采用SPICE对该方法进行验证。