传统时钟树设计方法学以零扭斜为目标，认为更小的时钟扭斜可得到更小的时钟周期即更优的电路性能。但理论和实践均表明，合理的有用时钟扭斜设计能有效提高电路的整体性能，它有利于减小时钟周期提高工作频率，同时有利于加快时序收敛速度、减小电路功耗和同步翻转噪声。但当设计进入超大规模量级，芯片制造工艺发展到超深亚微米后，有用时钟扭斜的使用还存在诸多挑战，主要包括：第一，片内偏差的存在使得时钟信号传播延时控制不能精确，影响时钟扭斜的实现，从而影响电路性能；第二，目前的设计流程依然基于零扭斜的时钟设计方法学，若将有用时钟扭斜应用于目前设计流程，数据路径的综合优化与时钟扭斜规划分开进行，导致无法充分发挥有用时钟扭斜技术的功效。本文针对这些问题，提出了一个切实可行的基于有用时钟扭斜的时序优化方案。　　首先，为了减小片内偏差的存在及其对电路性能的影响，本文提出并实现了一个考虑片内偏差的有用时钟扭斜实现算法OCVA-UST，该算法从片内偏差如何影响电路性能的基本原理出发，在有用时钟扭斜实现时尽可能增大关键时序路径上发射和接收时钟路径的公共部分长度，从而减小其分叉部分的比例，达到减小片内偏差对性能影响的目的。其次，在现有设计流程中使用时钟扭斜时，数据路径综合优化与时钟扭斜规划分开进行：一方面，综合工具忽略可用的有用时钟扭斜的存在导致其对关键路径进行过度优化而影响功耗、面积和拥塞度，同时影响某些非关键路径的优化，不利于有用时钟扭斜的规划。对此，本文提出了时钟扭斜反标方案，即将时钟扭斜规划得到的预先定义的时钟扭斜反标注到综合优化工具中，使综合工具基于反标的时钟扭斜进行数据路径的优化；另一方面，时钟扭斜规划算法在假设数据路径延时固定的基础上进行时钟扭斜的规划，它忽略了某些数据路径可再综合优化的潜力，导致时钟扭斜规划得不到最优的最小时钟周期。对此，本文提出了关键环路再优化方案，即在综合阶段，对设计中关键环路上的数据路径设定更高的优化权重，让工具对此类关键环路进行充分优化，从而使得时钟扭斜规划得到最优的时钟周期。　　本文提出的基于有用时钟扭斜的时序优化方案应用于北大众志PKUnity86-2项目的x86处理器，在TT工艺角以及1.1V和25℃的工作条件下，处理器最高工作频率为1.298GHz，性能提升可达33.04％，该芯片通过时序检验并交付流片。