在SOC时代,工艺演进使芯片系统可以高度集成,也给模拟电路的设计带来了巨大挑战:供电电压持续降低；工艺特征尺寸按比例缩小,晶体管的本征增益也随之减小；电容的匹配性也随之变差。与此同时,高速、高精度ADC的需求却对电路设计提出了更高的要求,因此在模拟电路设计中引入数字增强设计技术成为一种趋势。借助数字校准技术可以突破IC工艺上的物理限制保证ADC的性能指标,同时在可靠性、灵活性以及成本方面有很大优势。　　 本文以影响流水线ADC系统性能的误差为研究重点。首先根据流水线ADC的基本理论,详细分析了影响ADC系统性能的各种误差源,并且给出了ADC系统的性能参数指标；其次,在上述理论分析的基础上将对系统性能起关键作用的误差分为两大类--流水级子ADC的比较器误差以及MDAC的误差。对于子ADC的比较器误差,采用冗余位校正电路进行校正；对于MDAC的误差,则在行为级进行建模,利用内插法数字校准算法在数字域进行校准。论文最后完成了冗余位数字校正电路的实现。　　 利用C语言平台以及MATLAB对校准MDAC误差的数字校准算法进行了行为级仿真。仿真结果表明,采用传统的数字校准算法校准误差,需要的校准周期很长,需要6×109个时钟周期才能跟随实际误差,而且精度较差；而采用内插法,则只需要5×108个时钟周期就能跟随实际误差,且精度很高。与未采用数字校准算法的流水线ADC系统相比,采用内插法能将系统的有效位数ENOB从10.71bit提高到13.94bit,SFDR从87.58dB提高到109.45dB,极大提高了系统性能。最后,基于Chartered0.18μm工艺,完成了冗余位数字校正电路的实现,仿真结果表明,其能正确实现冗余位校正的功能。