对于180nm乃至更低工艺水平的深亚微米集成电路,互连线成了决定电路性能的关键因素。所以本文主要研究深亚微米工艺芯片内互连线的建模、延迟计算及时序优化技术。本文的研究内容主要分成四个部分。第一部分描述了以互连为核心的设计流程。第二部分先是总结介绍了近几年前人在线电阻和线电容几何建模上的最新成果,分析了电容结构模型中垂直耦合及水平耦合的不同程度,总结了判断电感重要的判别条件,然后研究互连线的分类并对每一种类型互连线建模、计算延迟及输出响应。第三部分分析了线间的串扰,并介绍了串扰分析的流程及消除方法和具体电路。第四部分研究了插入缓冲器技术。由于互连线越来越重要的地位,传统的、以逻辑为中心的设计流程已经难以满足现代IC设计的要求,本文介绍了一种Cong等人提出的以互连为核心的新设计流程。该流程包括互连规划、互连综合及互连布局三个主要阶段,而互连规划和优化阶段尤其重要。芯片内的互连线大体分成局部互连、半全局互连及全局互连三大类。本文给出了一般深亚微米工艺下这三种类型互连线的典型特征,包括线宽、线厚、线间距、绝缘层的厚度及介电常数等。典型情况下,局部互连及半全局互连均可以用集总电路来表示。当信号翻转时间比较快时半全局互连可以建模成分布式RC互连。而对于全局互连的建模,需要先判断线电感是否重要。一般而言,线电感对延迟影响相对较小,但是对信号波形及信号的可靠性有着非常明显的影响。在延迟计算过程中,给出了计算有效电容的详细步骤,提出了比较精确的计算门负载延迟的方法及两种互连延迟计算模型。还对CMOS驱动器及接收器门电路建模,并通过HSpice仿真确定了180nm、130nm、90nm以及65nm工艺中CMOS门电路等价模型中的参数值。此外,通过电路的仿真还发现阶跃输入信号时的延迟与上升斜坡输入时的延迟相差0.6tr。为了加快信号在互连网络中的传播,可以采用缓冲器插入技术来优化时序。本文对缓冲器插入技术的研究分成两个方向。一方面提出了一种基于路径的缓冲器插入及缓冲器尺寸调整的同步算法用于半全局互连的延迟优化。该算法利用了多类型缓冲器库,不仅适用于单源端、多漏端类型布线树,也可以对多源端多漏端类型的布线树时序优化。另一方面研究长互连线的均匀分段技术。通过一系列的计算和推导导出缓冲器的最佳尺寸、插入的最佳缓冲器数量及互连小段的最佳长度公式。实验发现该技术相比前人技术在面积及功率消耗方面更优。另外,由于纳米技术时相邻导线之间的耦合电容占据了总电容高达70%的比例,所以布线工具还需要考虑连线之间的串扰噪声问题。在第五章介绍了计算电压噪声的模型及分析耦合的办法,总结了几种分析串扰的流程,还介绍了降低噪声的有效措施及检测电路。