近年来,随着通信、计算机和多媒体技术的日益进步,对大数据流的存储和处理提出了更高的要求。DDR SDRAM作为性价比很高的存储器,已经广泛地应用在各个领域,极大地满足了系统存储的需要,对于它的控制器的研究已经成为热点,是相当有意义和价值的。本论文从频率和性能角度出发实现了基于嵌入式应用的DDR SDRAM控制器的设计与验证。论文在研究JEDEC79规范和目前普遍使用的设计结构的基础上,基于通用性和速度角度,提出本设计方案,并将DDR SDRAM控制器的设计划分为初始化、地址译码、命令译码和数据通路四大部分,采用自顶向下的设计方法对各个部分进行RTL级设计。初始化部分设计采用数据总线输送参数给控制器内部寄存器的方法,节省初始化时间;地址译码部分设计将DDR SDRAM的Bank地址映射到主机地址的最高位,有利于DDR内存的同一行地址多次被访问的情况;命令译码部分和数据通路的设计是本设计的难点,命令译码设计采用状态机控制时序,并采用命令预取机制实现状态的预测,将预测状态的时间隐藏在DDR内存执行命令的延迟之中,从而提高总线带宽;数据通路部分设计使采样时钟的采样沿与数据窗的中心对齐,保证数据采样的可靠性。搭建了本DDR SDRAM控制器的验证平台,结合本设计特点与规范要求提取验证点,并且设计验证平台辅助模块,包括时钟、初始化、主机和比较模块。选用多个厂家的DDR SDRAM仿真模型逐个加入验证平台中进行验证,结果都是正确的,并且代码覆盖率达到99%以上,有效保证了本设计的可靠性和通用性。完成本设计的FPGA综合,在Xilinx的xc3s500e-4fg320目标芯片上,速度超过104MHz。并且在Xilinx Spartan-3E Starter Kit board上,实现FPGA验证,并且提出了两种FPGA验证方案,包括简单的读写测试验证和最小SOPC系统验证,在该系统中成功运行了加法运算程序。