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随着半导体技术和系统设计技术的发展,SoC技术凭借其成本低、功耗小、集成度高等优势广泛应用于嵌入式系统中,并成为集成电路发展的必然趋势。SoC芯片是一个复杂的系统,为了在规定时间内完成设计,并提高设计的可靠性,只有使用基于IP复用的SoC设计方法。IP硬核由于其性能可靠、使用方便而得到了IC业界的重视,嵌入式微处理器的IP硬核更是广泛应用于各种应用系统中。本文主要研究了基于SoC的CPU IP硬核设计方法。在IBM 0.18μm CMOS工艺下,实现了一个8-bit CPU(80C51)的IP硬核,时钟频率100MHz,版图面积3.254mm~2,功耗65.397mW。本文首先从系统结构、特征参数、接口信号和指令集等几个方面对80C51的结构进行了较为详细的分析,然后对IP硬核设计过程中的关键技术点——逻辑综合的约束设置和版图设计方法作了较为深入的研究,并在此基础上提出了一种适合于SoC设计的CPU硬核设计方法。逻辑综合是在标准单元库和特定的设计约束的基础上,将设计的高层次描述转换为优化的门级网表的过程,是数字集成电路IP硬核设计过程中的一项重要技术,而逻辑综合的约束设置又是逻辑综合技术的关键。逻辑综合的约束设置包括约束条件的设置和可综合HDL类型的选择。约束条件主要包括设计环境和设计约束两个方面,设计环境主要包括工作条件、线载模型以及系统接口的驱动/扇出能力;设计约束用来设定综合的目标与规则,主要包括设计规则约束和优化约束。可综合HDL类型的选择主要指HDL的编码风格、设计划分策略以及逻辑推断的选择。版图设计主要包括布局规划、布局布线、时钟树综合以及版图验证等,最终产生用于流片的标准版图数据格式文件,是数字集成电路IP硬核设计过程中的又一项重要技术。平面式版图设计方法采用门级网表文件作为输入,在导入网表的同时实现逻辑层次展平,适用于中小规模的版图设计中。针对平面式版图设计方法无法处理大规模SoC芯片的问题,引入了一种层次式的版图设计方法,其主要设计流程包括物理层次重构、布局规划、模块级布局布线和芯片级布线。为适应SoC芯片规模大、时钟频率高的特点,本文在基于层次式版图设计技术的基础上提出了一种适用于SoC的版图设计方法。