以太网经历了10Mb/s以太网、快速以太网、千兆以太网和万兆以太网的发展历程，从局域网迈入了城域网和广域网，在未来的网络结构中将扮演日益重要的角色。触发器是数字电路的重要单元模块，触发器从逻辑功能和锁存原理上有着不同的分类，在衡量触发器的性能指标中，最大工作时钟频率、建立时间和保持时间、对时钟和数据信号斜率的敏感性、功耗、面积等都是重要的参数。本文研究了千兆以太网和万兆以太网PMA层串/并转换电路的实现方式。在此基础上设计了满足IEEE802.3z和IEEE802.3ae10GBase-R规范的1：10串/并转换电路(已流片验证)和1：16串/并转换电路(高速端1：4电路已流片验证)。1：10串/并转换电路采用0.25μmCMOS工艺制造，电路采用CMOS全摆幅逻辑设计，实现了1.25Gb/s数据的1：10串/并转换，输出125Mb/s数据峰峰值是828mV，抖动为10psRMS，眼图的占空比为41.5％。电源为3.3V时，功耗仅为161mW。 1：4串/并转换电路采用0.18μmCMOS工艺制造，电路采用PCML接口电平，核心锁存器模块采用源级耦合场效应管逻辑D触发器设计，输出2.578Gb/s数据信号电压峰峰值是228mV，抖动为4psRMS，眼图的占空比为55.9％。电源为1.8V时，功耗为500mW。电路最高可实现13.5Gb/s的4路分接。 本课题得到国家863计划(2001AA121074)资助，并成功通过863专家组的验收。